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商品詳情
商品編號:ca2598 語系版本:英文版 商品類型:硬體描述語言模擬 運行平台:WindowsXP/Vista(以官方網站為準) 碟片數量:1片 銷售價格:100 瀏覽次數:2211 【轉載TXT文檔】 |
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商品描述
Super FinSim V10.0.02 硬體描述語言模擬 英文版
--=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=
軟體名稱: Super FinSim 10.0.02
語系版本: 英文版
光碟片數: 單片裝
破解說明: 執行 finsim.exe 安裝,安裝完成後把光碟 \crack 資料夾,複製到硬碟
C:\Finsim\License\ 裡,然後到控制台 => 系統 => 進階 => 環境變數 =>
系統變數 =>按新增鈕 => 變數名稱填入 FINTRON_LICENSE_FILE => 變數值
填入 C:\FLEXlm\license.dat,一樣再新增一個變數名稱 LM_LICENSE_FILE
=> 變數值 填入 C:\FLEXlm\license.dat,記得按確定鈕儲存設定
執行光碟 setvariable.bat
系統支援: Windows XP/Vista (以官方網站為準)
軟體類型: 硬體描述語言模擬
更新日期: 2008.09.18
相關網址: http://www.fintronic.com/product_description.html
中文網站: http://xyz2009.net
軟體簡介: (以官方網站為準)
--=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=
Super-FinSim 模擬環境由一個附帶 OVI 的 Virology 編譯器,一個模擬構件和一
個模擬內核組成。
Verilog 編譯器用於【1】檢查設計的句法和語意的正確性,【2】依據設計要求產
生配置模擬內核所要求的原始碼和資料。【3】 選擇性的產生一個供其它應用程式
處理的中間格式表達。模擬構件用於連結構成一個模擬器所需要的所有檔案,例如
,編譯器的輸出和模擬內核。主C連結器用於此目的。模擬內核是所有 Veilog設計
模擬公共原始碼。一旦配置完成,模擬內核就成為一個定制的 Verilog設計的模擬
器。Super-FinSim的模擬器可以執行
Super-FinSim Verilog編譯器有一個快速和強大的能進行廣泛錯誤檢查和恢復的分
析器。此外,分析器能產生標明潛在設計錯誤的警告訊息原始碼,例如,交換一個
越界的數組元素。
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軟體名稱: Super FinSim 10.0.02
語系版本: 英文版
光碟片數: 單片裝
破解說明: 執行 finsim.exe 安裝,安裝完成後把光碟 \crack 資料夾,複製到硬碟
C:\Finsim\License\ 裡,然後到控制台 => 系統 => 進階 => 環境變數 =>
系統變數 =>按新增鈕 => 變數名稱填入 FINTRON_LICENSE_FILE => 變數值
填入 C:\FLEXlm\license.dat,一樣再新增一個變數名稱 LM_LICENSE_FILE
=> 變數值 填入 C:\FLEXlm\license.dat,記得按確定鈕儲存設定
執行光碟 setvariable.bat
系統支援: Windows XP/Vista (以官方網站為準)
軟體類型: 硬體描述語言模擬
更新日期: 2008.09.18
相關網址: http://www.fintronic.com/product_description.html
中文網站: http://xyz2009.net
軟體簡介: (以官方網站為準)
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Super-FinSim 模擬環境由一個附帶 OVI 的 Virology 編譯器,一個模擬構件和一
個模擬內核組成。
Verilog 編譯器用於【1】檢查設計的句法和語意的正確性,【2】依據設計要求產
生配置模擬內核所要求的原始碼和資料。【3】 選擇性的產生一個供其它應用程式
處理的中間格式表達。模擬構件用於連結構成一個模擬器所需要的所有檔案,例如
,編譯器的輸出和模擬內核。主C連結器用於此目的。模擬內核是所有 Veilog設計
模擬公共原始碼。一旦配置完成,模擬內核就成為一個定制的 Verilog設計的模擬
器。Super-FinSim的模擬器可以執行
Super-FinSim Verilog編譯器有一個快速和強大的能進行廣泛錯誤檢查和恢復的分
析器。此外,分析器能產生標明潛在設計錯誤的警告訊息原始碼,例如,交換一個
越界的數組元素。
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